高速Viterbi译码器的优化和实现
摘要：大约束度卷积码作为信道纠错编码在通信中得到了广泛的应用，而其相应的Viterbi译码器硬件复杂度大，限制了译码速度。分析了Viterbi译码器的结构，优化了各模块，合理地组织了存储器结构，简化了接口电路。用FPGA实现Viterbi译码器，提高了译码器速度。关键词：卷积码 Viterbi译码 ACS 路径度量存储 FPGA实现
Viterbi算法是一种基于最大后验概率的卷积译码算法，应用广泛。CDMA的IS-95标准和WCDMA 3 GPP标准将卷积码作为高速实时数据传输的信道纠错编码，使Viterbi译码器成为移动通信系统的重要组成部分。
为保证纠错性能，卷积码结束度一般选择比较大的，在3 GPP中规定约束度K=9。出于实时性的考虑，移动通信系统中对译码时延的要求比较高，需要高速译码器的支持。可是Viterbi译码算法的复杂度、所需存储器容量与结束长度成指数增长关系，成为限制译码器速度的瓶颈。Viterbi译码器每解码一位信息位就需对2 k-1个寄存器的状态进行路径度量，并对相应的存储单元进行读写。这种情况下，可以采用状态路径存储单元分块的方法，以提高其译码性能，缺点是ACS单元与存储器之间的接口电路十分复杂，不易实现。
本文分析和优化了Viterbi译码器的结构，提出了一种FPGA实现方案，简化了接口电路，提高了速度。用这种结构实现的单片集成译码器译码速率达350kbps、时钟频率30MHz。以下先分析译碱器总体结构，然后对各模块设计和实现做详细说明。
1 算法简述及译码器结构
本文采用3 GPP标准规定的K=9，码率r=1/2的(753,561)卷积码，卷积编码器送出的码序列C，经过信道传输后送入译码器的序列为R。译码器根据接受序列R，按最大似然准则力图找出正确的原始码序列。
Viterbi译码过程可用状态图表示，图1表示2个状态的状态转移图。Sj,t和Sj+N/2,t表示t时刻的两个状态。在t+1时刻，这两个状态值根据路径为0或者1，转移到状态S2j+1和S2j+1,t+1。每一种可能的状态转移都根据接收到的有噪声的序列R计算路径度量，然后选择出各个状态的最小度量路径（幸存路径）。Viterbi算法就是通过在状态图中寻找最小度量路径向前回溯L步，最后得到的即为译码输出。
本设计采用Xilinx Virtex600E FPGA芯片，在ALDEC公司的Active-HDL仿真环境下，用Verilog语言完成，并用Xilinx的ISE4综合实现。Viterbi译码器系统框图如图2所示，主要由BMG(路径计算模块)、ACS(加比选模块)、TB(路径回溯模块)、MMU（路径存储模块）等部分组成。采用并行流水线结构，各个模块在控制信号统一监控下工作，减少了读取数据所需时间，充分发挥了FPGA高速计算的特性，提高了整个系统的效率。
2 子模块的优化和实现
2.1 ACS模块
由于采用的卷积码约束度K=9，在译码过程中，每一时刻有2k-1=256个状态，512个度量路径值，为了获得高速率，需采用尽
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