Asic部分笔试题

Asic部分笔试题

Asic部分
1．一个四级的Mux，其中第二级信号为关键信号，如何改善timing？
2．一个状态机的题目用Verilog实现，

Asic部分笔试题

。
3．Asic中的design flow的实现。
4．用逻辑门画出D触发器。
5．给出某个一般时序电路的图，有Tsetup，Tdelay，Tck>q还有clock的del
ay，写出决定最大时钟的因素，同时给出表达式。

6．用C语言实现统计某个cell在某.v文件调用的次数。
7．Cache的主要部分。
2003 EE笔试题目
1．写出电流公式。
2．写出平板电容公式。
3．电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电
压，要求绘制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤
波器，

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《Asic部分笔试题》(https://www.unjs.com)。当RC<<T时，给出输入电压波形图，绘制两种电路的输出波形图。
4．给出时域信号，求其直流分量。
5．给出一时域信号，要求写出频率分量，并写出其傅立叶变换级数。当波形经过低通
滤波器滤掉高次谐波而只保留一次谐波时，画出滤波后的输出波形。
6．有一时域信号S=V0sin(2pif0t)+V1cos(2pif1t)+V2sin(2pif3t+90)，写出当其通过
低通、带通、高通滤波器后的信号表示方式。
7．给出一差分电路，告诉其输出电压Y+和Y&#61485;，求共模分量和差模分量。
8．一电源和一段传输线相连（长度为L，传输时间为T），画出终端处波形，考虑传输
线无损耗。给出电源电压波形图，要求绘制终端波形图。
9．求锁相环的输出频率，给了一个锁相环的结构图。
10．给出一个堆栈的结构，求中断后显示结果，主要是考堆栈压入返回地址存放在低
端地址还是高端。
 

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